[00077990]一维双模提升式离散小波转换之提高精准度VLSI架构设计

成果简介： —维双模提升式离散小波转换(1-D dual-mode Lifting-based Discrete Wavelet Transform, LDWT)在超大型集成电感(Very Large Scale Integration,VLSI)架构设计中常因运算时产生讯号误差影响 (Wordlenght effect)的问题。有鉴于此，本文改善两个部份的硬件架构以解决上述问题并针对其硬件作有效地设计：第一，以乘数与乘积共享暂存器的方式取代了传统内部所有使用到乘法器(Multiplier)部分之架构，达到面积与运算复杂度两者兼顾的优势；第二，在考虑提升式架构下因临界腐径(Critical path)过长所产生硬件运算时间过长的问题，提出平行架构(Parallel architecture) 结合管线武架构(Pipeline architecture)以解决其VLSI设计的问题。由实验结果得知，本文所提出上述的混合式(Hybrid)VLSI架构可达到降低运算误差值至5.68%以及提升17%的硬件使用率，适合应用于嵌入式硬件平台。 技术成熟度： 技术方案和途径通过实验验证 应用范围： 本文所提出的混合式(Hybrid)VLSI架构可达到降低运算误差值至5.68%以及提升17%的硬件使用率，适合应用于嵌入式硬件平台。 投产条件及预期经济社会效益： 本文提出有效的硬件架构以解决l-D LDWT的VLSI架构以及讯号精准度问题，主要提出解决运算单元仅单一模式(5/3或9/7)滤波器系数应用、讯号精准度、以及硬件处理时间等问题。利用管线架构配合平行式架构达到双模式系数降低硬件资源使用并增加其应用范围。另外，本文中亦解决传统乘法器所产生电路面积过大的问题，并其架构除了16位元外，未来也能够依据应用，扩展到32位元、64位元等。其改良式乘法器架构能够提升准确度，同时也能够节省硬件所需成本与运算空间。由实验得知，本文所提出的方法实现于Xilinx FPGA中做验证，结果仅需临界路径为4Ta、潜在时间(Latency)为12.7ns、功率消耗(Power consumption)为2.4mV、以及最大工作频率在113.63MHz以达到的低硬件资源、低功率、且增加速度的VLSI硬件架构，在未来适合实现于低成本的嵌入式平台。 合作方式： 联合生产