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本实用新型涉及集成电路技术领域,特别是一种基于阈值逻辑的SET/MOS混合结构的7-3计数器,包括一个七输入阈值逻辑门、一个八输入阈值逻辑门和一个九输入阈值逻辑门;该电路仅由3个阈值逻辑门和2个反相器构成,共消耗5个PMOS管,5个NMOS管和3个SET。而基于布尔逻辑的CMOS7-3计数器则要消耗194个晶体管。整个电路的平均功耗仅为6.92nW。相比而言,本实用新型提出的7-3计数器管子数目大大减少,电路功耗显著降低,电路结构得到了进一步的简化,有望应用于乘法器、多输入加法器以及数字信号处理器中。
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